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SystemVerilog通用多路复用器

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我试图想出一种方法来定义可以与电线一起使用的可合成通用多路复用器（作为函数或模块），以及SystemVerilog中的typedef（枚举，结构）

这有可能吗？如果没有，那么编写这样一个多路复用器最简洁的方法是什么？

目前，我正在使用多路复用器，它将二维线阵列作为输入，并根据选择信号选择其中一个元素 .

这使得它非常痛苦，因为每次我需要将它们连接到多路复用器模块时，我都会来回拼接我的类型变量 . 遗憾的是，由于需要使用for循环将类型化元素数组分配到导线数组中，因此情况更糟 .

谢谢，塞巴斯蒂安 .

system-verilog hdl

1 Answer

  • 1

    好吧，看起来我今天能够帮助自己 .

    SystemVerilog允许使用“参数类型”功能对具有类型的模块进行参数化 . 这正是我正在寻找的，似乎得到了普通供应商的支持 .

    module mux #(
  parameter type T = logic,
  parameter SIZE = 2)
(
  input  wire [SIZE-1:0] select,
  input  wire T          in [SIZE-1:0],
  output wire T          out
);

    然后，可以在模块内执行前后类型转换和实际多路复用，从而清除剩余的代码 .

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