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如何从系统verilog界面范围内的类扩展?

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我正在经历这个,因为我的一些UVC使用这种方法:

https://www.doulos.com/knowhow/sysverilog/uvm/easier_uvm_guidelines/parameterized_interface/

但是我想在界面中扩展类并添加/覆盖更多功能 .

但是当我试图覆盖该类时,编译器找不到该类,因为它在接口中作用域 .

有关如何覆盖类而不是重新实现所有函数的任何建议?

提前致谢 .

1 Answer

  • 2

    这是使用此方法的一个问题 - 您只能从界面中扩展类 . 但这与使用虚拟接口没有什么不同 - 您无法扩展接口 .

    将扩展类放在接口中可以做的最好的事情 . 使用工厂覆盖类的构造 .

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