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关于逻辑值变化的事件

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我通常使用 @ 运算符来等待特定信号的任何逻辑值更改 . 例如，等待信号 a 的任何变化，我通常会这样做

wire a;
//...
@(a); // wait any value change 0->1 or 1->0, or x->1 etc

但现在我意识到上述代码并不总是按预期工作，特别是当我们引入信号强度时，如下面的代码所示：

module test;
  wire a;
  logic sweak1 = 0;
  logic spull1 = 0;

  assign (weak0,weak1) a = sweak1 ? 1'b1 : 1'bz;
  assign (pull0,pull1) a = spull1 ? 1'b1 : 1'bz;

  task wait_a_change();
    @(a);
  endtask

  initial forever begin
    $display("Value: a = %b %v @%0t", a, a, $time);
    wait_a_change();
    end
  initial begin
    sweak1 = 1;
    #10; spull1 = 1;
    #10; spull1 = 0;
    #10; spull1 = 1;
    #10;
   end 
endmodule

即使 a 的逻辑值没有改变，事件 @(a) 也会触发 . 所以我的第一个解决方案就是：

task wait_a_change();
  if (a) @(negedge a);
  else   @(posedge a);
endtask

该解决方案需要额外检查（也行） . 有没有更好的解决方案？

verilog system-verilog

2 回答

  • 0

    试试 @(!a) . 通过布尔表达式，它失去了力量 . 你唯一松动的是x-> z过渡 . （你的解决方案也不会抓到它） . 如果你需要，你最好更好地解释你想要完成的事情，这可能是一个完全不同的方法 .

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  • 0

    如果你想获得4态值（1/0 / X / Z），你可以做 @(posedge a, negedge a) 或 @(posedge a or negedge a) . 我见过至少一个带有bug的模拟器，它们与 @(a) 相同 . 如果您的模拟器支持IEEE1800-2009（SystemVerilog 2009）或更高版本，则可以使用 @(edge a) . 如果所有其他方法都失败了，您始终可以使用另一条线路对该值进

    wire a_val = a; // <-- 4-state value w/o preserving the strength
task wait_a_change();
  @(a_val);
endtask
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