有没有我可以在Verilog中使用的构造等于SystemVerilog的 typedef ？
typedef
我知道在SV中我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它 . 我知道Verilog标准中不存在 typedef （即Verilog-1995） . 但是有可能以某种方式绕过它吗？
目前支持Verilog的所有当前工具也支持SystemVerilog中的 typedef 构造 . 我会花时间弄清楚如何转移到SystemVerilog，而不是试图解决Verilog中缺少它的问题 . 你可以在Verilog中使用的最接近的事情是 `define 声明 .
SystemVerilog具有用户定义的数据类型，而Verilog则没有 .
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目前支持Verilog的所有当前工具也支持SystemVerilog中的 typedef 构造 . 我会花时间弄清楚如何转移到SystemVerilog，而不是试图解决Verilog中缺少它的问题 . 你可以在Verilog中使用的最接近的事情是 `define 声明 .
SystemVerilog具有用户定义的数据类型，而Verilog则没有 .