我在systemverilog测试平台上有两个实体 . 其中一个提供了几个32位向量，我需要将它们作为向量数组连接到另一个实体 . 我在systemverilog testbench reg [31:0] fifo_D[0:7]; 上创建了一个寄存器，但无论我创建的reg的排列是什么，我都会收到错误，ERROR：[VRFC 10-717]类型为array_t的正式端口array_data与实际类型reg不匹配 . 在VHDL包中我有 type array_t is array (0 to 7) of std_logic_vector(31 downto 0);

提前致谢

vhdl simulation system-verilog vivado