我有一个带有多个VHDL文件的FPGA项目（所有编译都没有错误），用莱迪思的Diamond软件编写 . 问题是当我去分配引脚时，我看到的是一个VHDL文件的输入和输出 . 如果我删除该文件，我看到另一个，netlist分析器具有相同的行为 .
是否可以在同一个项目中包含多个VHDL文件，或者我是否必须在一个VHDL文件中编写所有内容？
硬件描述语言描述了设计层次结构 . 每个设计单元，组件或模块都存储在单独的HDL文件中 . 在你的情况下在不同的VHDL文件中 . 最顶级的VHDL设计单元（实体）称为层次结构的顶层 . 只能将该文件的端口分配给设备引脚 . 必须通过实例化中的端口映射分配从属设计单元的所有其他端口 .
这不是您的工具的错误或错误 . 您应该再次 Build 设计层次结构以及如何实例化实体或组件 .
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硬件描述语言描述了设计层次结构 . 每个设计单元，组件或模块都存储在单独的HDL文件中 . 在你的情况下在不同的VHDL文件中 . 最顶级的VHDL设计单元（实体）称为层次结构的顶层 . 只能将该文件的端口分配给设备引脚 . 必须通过实例化中的端口映射分配从属设计单元的所有其他端口 .
这不是您的工具的错误或错误 . 您应该再次 Build 设计层次结构以及如何实例化实体或组件 .