我正在使用Modelsim命令行模拟并生成所有信号的WLF . 语言是VHDL .
问题是，我在VHDL包中定义了很多信号，但在模拟结束后WLF中没有这些信号 .
是否有任何命令或modelsim.ini被修改以将包信号转储到WLF？
鉴于您使用模拟顶层的库，您可以：
log -r /package_name/*
要不就
log -r /*
只是执行以下操作不会导致包信号被包括在内 .
log -r *
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鉴于您使用模拟顶层的库，您可以：
要不就
只是执行以下操作不会导致包信号被包括在内 .