如何将（phisicaly）LED分配给[8位]寄存器输出，我的意思是
module reg4
(
input [4:0] key,
output [4:0] led
);
wire clk;
wire [4:1] d = ~ key [4:1];
global g (.in (~ key [0]), .out (clk));
reg [4:1] q;
always @(posedge clk)
q <= d;
assign led [0] = clk;
assign led [1] = q [1];
assign led [2] = q [2];
assign led [3] = q [3];
assign led [4] = q [4];
endmodule
此代码是可编译的，但不起作用
1 回答
你是在Verilog之外做的 . 它是特定于供应商的，涉及您正在使用的电路板的知识 .
例如，在Altera中，您可以在Quartus套件中的“Assignment editor”中编辑连接，您可以在其中指定顶层模块的输入/输出与芯片引脚之间的关系，包括引脚配置（I / O标准，驱动强度，上拉使用等） .
如果您将在某个评估板或devkit上测试您的代码，请查阅该板的手册，或查找已设置所有分配的空/模板项目，因为您不应任意分配引脚 . 通过错误配置引脚分配，您可能会损坏已经焊接在电路板上的硬件，包括fpga .