想象一下以下内容：在具有PIC的设备上，硬件定时器单元中断触发ISR，然后ISR将一些数据发送到以太网芯片 . 在发送数据时，PIC仲裁并将不同定时器单元的较高中断转发给CPU，然后触发ISR也写入同一个以太网芯片 . 在任何时候都不会中断掩码甚至完全禁用 .
我知道所有寄存器都会被保存，但是：
这种szenario是否需要任何同步？例如 . 写入是否包含多个不允许被中断的汇编程序命令（临界区）？或者是否有assmebler命令将其作为原子动作处理，例如没有中断可以破坏数据吗？
是否有一些通用的设计原则说明CPU和总线设备之间的这种低级硬件交互也应该在不受CPU中断影响的原子汇编命令中执行？