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QuartusII Synthesis：枚举类型到状态信号（编码）
我正在SystemVerilog中设计一个FSM，用于通过QuartusII（14.1）工具进行综合，以便加入Altera FPGA . 我使用枚举声明使代码更合理： typedef enum logic [7:0] { CMD_INIT, CMD_WAIT, CMD_DECODE, ... -
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VHDL FSM里面有一个计数器
我是新来的，这里是我的问题：我有一个状态机有3个状态（s0，s1.s2）和输入：（reset，clk，start）和输出（完成）.my状态机的工作方式如下：on reset它来到s0，然后如果start ='1'进入s2并且在这种状态下我希望它保持12个时钟周期（12个时钟周期延迟）然后转到s2并且在这里完成='1'然后回到s0 . 我的代码是这样的： 我的代码似乎很好，但我的模拟结果不好??? ... -
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VHDL内部信号改变输出 - 不工作？
我有这个 PC 模块，非常简单（最后的代码） . 我首先生成一些输入信号 port_int ，并在过程结束时说 pc_out <= port_int . 我的目标是根据输入信号增加或增加或减少PC . 在模拟中，内部 port_int 信号工作正常，但 pc_out 没有 . 为什么会这样？看一下模拟： 看看 port_int 应该如何变化，而 pc_out 是迟到的 . 在模拟的后期， ... -
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用VHDL编码状态机
我正在研究用VHDL创建一个系统，该系统在通过FTDI usb到串行设备接收图像后对其进行过滤 . 作为其中的一部分，我相信我已经确定了我的CPLD应该处于的状态，但我之前从未在VHDL中创建过复杂的状态机，因此我质疑我的方法是否合理 . 目前，我的状态机的基本大纲是： begin process(clk, reset, USB_RXFN, USB_TXEN) begin ... -
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有限状态机解析器
我想解析一个自我设计的文件格式与类似FSM的解析器 in C++ （这是一个 teach-myself-c++-the-hard-way-by-doing-something-big-and-difficult 项目:)） . 我有一个带有换行符的标记化字符串，表示euh ...行的结束 . 见here for an input example . 所有的评论和垃圾都会被过滤掉，所以我有一个像这样... -
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基于Java枚举的状态机（FSM）：传递事件
我在Android应用程序中使用了几个基于枚举的状态机 . 虽然这些工作非常好，但我正在寻找的是如何优雅地接收事件，通常是从已注册的回调或从事件总线消息接收到当前活动状态的建议 . 在有关基于枚举的FSM的许多博客和教程中，大多数都提供了使用数据（例如解析器）的状态机的示例，而不是展示如何从事件驱动这些FSM . 我正在使用的典型状态机具有以下形式： private State mState; ...