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    在verilog中输入reg类型

    我使用了inout with c但是对于c来说是程序赋值的LHS，它需要是一个reg类型变量 . 任何人都可以帮我解决这个问题吗？ module multiedgeclk(input clk ,[7:0] a,b,d, inout [7:0] c, output reg [7:0]f); always @(posedge clk) c <= a + b; always @(negedge ...
    verilog inout

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