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从xilinx ISE 14.2运行时，modelsim错误vsim-3421
我设计并测试了我的VHDL代码 . 我使用ISIM（xilinx模拟器）来测试代码 . ISIM是马车，所以我切换到modelsim SE 10c . 当我通过xilinx运行modelsim时，我在modelsim中遇到以下错误 Fatal: (vsim-3421) Value -14 is out of range -7 to 7. 我的相关VHDL代码是 图书馆IEEE; 使用IEEE.S... -
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如何在VHDL测试平台上模拟内存？
我正在为我的设计编写一个通用测试平台，通过一个非常标准的总线与RAM通信 . 我咨询了一些例子并写成这样： signal memory: mem_array; signal mem_address: std_logic_vector(31 downto 0); signal mem_data: std_logic_vector(31 downto 0); signal mem_read: std_... -
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我在这个模拟中缺少什么？
我正在尝试为键盘驱动程序编写VHDL代码，因为我需要读取11位向量中的8位，这里要清楚的是读取输入信号的过程（有信号CLK和数据） . KEYBOARD_SYNC : process(CLK,SYSRESET) begin if (CLK'event and CLK='1') then KEYBOARD_CLK_VECTO... -
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VHDL：组件端口映射中的索引
comp_A1: comp_A port map ( CLK => CLK, RESET_N => RESET_N, DATA_IN => DATA(to_integer(unsigned(count))), ... -
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VHDL系统verilog测试平台中的无约束记录
要测试的设计是用VHDL编写的，并使用这样的无约束记录作为其端口： type forward_stream is record data : std_ulogic_vector; -- further members ... end record; 现在应该从systemverilog测试平台驱动这些端口 . 有没有办法使用vhdl记录类型的测试平台信号？如果是这... -
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如何在不使用特殊二进制格式的情况下读取VHDL / modelsim中的二进制数据
一些背景： 我正在为以太网MAC编写VHDL测试平台 . 测试平台由一个包和一个组合的实体体系结构文件组成 . 我想读取测试平台将从我从wireshark导出的二进制文件发送到MAC的以太网帧 .我'm writing in VHDL 2008 and I'm使用Mentor Graphics Model Technology ModelSim ALTERA vcom 10.0d Compiler... -
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ModelSim上的非法顺序语句错误
我正在尝试在Quartus II上为离散时间FIR滤波器实现一个测试平台 . 测试平台将从.txt文件中读取输入代码，并将输出写入另一个.txt文件 . 当我单击RTL模拟按钮时，ModelSim上会出现以下错误： 错误：filter2 / simulation / modelsim / filter.vht（83）：非法顺序语句 . 错误：filter2 / simulation / mode... -
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在Modelsim中使用SystemVerilog Testbench中的VHDL记录
我已经对此进行了研究，但我在其他网页上找到的示例已经断开了链接 . 我正在寻找一个如何将包中包含的自定义VHDL记录导入SystemVerilog Testbench的示例 . 我'm using modelsim, so I'已经读过我需要使用 -mixedsvvh 开关 . 我是否需要将此开关用于 vcom 和 vlog 来电？另外，还有另一个开关 [b | s | v] ，当我使用 s 时，... -
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VHDL - 为什么直接在函数上使用length属性会产生警告？
我有一个VHDL函数，它返回一个记录的std_logic_vector表示，我想要std_logic_vector的长度 . 我可以直接在函数上使用length属性 . 为什么这会在ModelSim中产生警告？我邀请微妙的问题吗？谷歌搜索警告文本没有发现任何我认为有用的东西 . my_function_returns_slv(my_record)'length; **警告：../ src / ... -
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使用vhdl将modelsim仿真结果与理论文本文件进行比较
我想将modelsim刺激与数学理论函数进行比较 因为我必须将模拟数据从modelsim导出到.lst文件，然后创建读取.lst文件的vhdl程序，并将其与包含整数输入值的math.do文件进行比较 我试图制作一个清单，但我没有得到我想要的the file list 如果这是列表，第二列是什么意思？ 我不知道如何从modelsim导出数据？第二个问题是：我会做的这种方法是对的还是我必须做别的事情？... -
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在程序启动VHDL时在进程中初始化信号
我有一个输入信号（Data），它是std_logic_vector（511 downto 0） . 我将前256位分配给信号ch1_sample_block，将第二256位分配给信号ch2_sample_block . 我在我的架构体中使用并发赋值，这样无论Data在启动时有什么 Value ，这两个子信号也都有这个值 . 之后我创建了一个进程vector_assignment，它将每个子信号中的... -
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信号ModelSim VHDL中出现奇怪的尖峰
我正在为学校做最后的项目，这是我第一次在Quartus和ModelSIM中使用VHDL . 它应该是为三层楼提供服务的电梯的控制器 . 我在一些信号中有这些奇怪的尖峰，我似乎无法找到它们的来源 . 我遇到的一个问题是信号的尖峰信号，它会向显示当前楼层的向上/向下计数器提供信号 . 当它停在地板上时，它会再计算一次额外的时间，一个楼层太高或一个楼层太低，而下一个楼层显示似乎显示同一楼层，直到另一个楼... -
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使用Modelsim（VHDL）模拟INOUT端口
我试图用Altera的Quartus和Modelsim模拟RAM内存 . 问题在于，当我在测试台中为data_inout分配值并进行模拟时，波总是处于'U'状态 . 当我执行data_inout <=“0000000000001010”时，它不会取任何值;例如，如果我使用data_inout <= aux_data;我想要的只是测试它在数组上写一些值，然后阅读它们进行大学练习，没什么特... -
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SystemVerilog的问题是否具有非阻塞分配的循环？
当我在基于SystemVerilog的FPGA设计工作时，我遇到了一种情况，我必须在时钟边缘计算4个元素的数组之和 . 我能够使用带有非阻塞赋值语句的for循环来做到这一点 . 该设计在Quartus 15.0上成功合成，但当我尝试在Modelsim Altera上使用相同的RTL运行模拟时，结果出乎意料 . 我已经编写了一个示例代码来说明相同的内容 . module schedule; log... -
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关于SystemVerilog中'tri'数据类型的一些问题
这些天我刚刚开始使用'tri'数据类型 . 我已经在两个不同的模块中应用了这种数据类型 . 它在逻辑和结构仿真（合成之前）方面很好地服务于第一个模块，其中基本上我有一堆逻辑线分配给同一个tri，如下所示： logic wire1; logic wire2; logic wire3; tri tri1; assign tri1 = wire1; assign tri1 = wire2; assig... -
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获取modelsim中的过程触发信号
我正在使用modelsim调试我的vhdl书面创意 . 现在我有一个“迭代限制到达” . 好的，我知道为什么会这样（但仍然找不到我的错误^^） . 所以问题是：我如何在modelsim中看到哪个信号（来自敏感性列表）触发了我的过程？ -
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如何在VHDL中将每个时钟的位序列发送到std_logic信号？
我有一个项目提交，要求我设计一个模式检测器，检测并计算给定输入序列中'11100'的出现 . 我有2个代码 . 一个是生成模式并对其进行计数的实际代码 . 第二个代码是一个测试平台 . 我对VHDL的经验很少，所以请指导我 . 我试图发送一个'11100'，这样它就会自动进入 . pattern_recogniser.vhd： library IEEE; use IEEE.STD_LOGIC_11... -
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VHDL - Testbench内部信号
我花了一些时间学习编写测试台来试用我制作的一些模型 . 有没有人知道监视被测单元架构内部信号的方法 . 我试过用 LIBRARY MODELSIM_LIB; USE MODELSIM_LIB.UTIL.ALL; spy_process : process begin init_signal_spy("Q4/C1/A1/chip_sel","/c... -
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Value 未及时分配
我做了非常简单的模块，我在时钟的posedge上分配了新的值： module block_entry( input logic clk, input entry entry_write, output entry entry_this ); always_ff @(posedge clk) begin entry_this <= entry_write; ... -
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Modelsim /读取信号值
在我的模拟中，我希望RW能够访问项目中的信号 . 为了获得写访问权限，我使用modelsim_lib库中的“signal_force”过程 . 但是为了获得读访问权限，我找不到相应的功能 . signal_force符合我需要的原因是我正在使用输入文本文件，所以我有一个“字符串”或“行”变量的信号的名称和值，我可以直接将这些变量赋予函数 . 我不能使用“init_signal_spy”过程，因为此... -
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ModelSIM：用VHDL调试SIGNAL
我正在使用VHDL代码处理大量的SIGNAL，我应该能够在ModelSim的仿真中看到它来调试我的设计 . 我的问题是，是否有必要在我的顶级实体上声明输出，以便我可以连接它们以访问那些内部SIGNAL，还是有其他方式从ModelSim访问它们？ -
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vhdl包信号modelsim wlf
我正在使用Modelsim命令行模拟并生成所有信号的WLF . 语言是VHDL . 问题是，我在VHDL包中定义了很多信号，但在模拟结束后WLF中没有这些信号 . 是否有任何命令或modelsim.ini被修改以将包信号转储到WLF？ -
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modelSim VHDL一些输入信号没有出现在对象窗口中
我正在研究vhdl上的turbo解码系统 . 系统没有输出预期的结果，所以我需要调试它 . 在我的解码器系统的架构中，我正在实例化块组件，如下所示： inst_decoder : for i in 0 to MAX_BSIZE -1 generate signal llrs_valid_upper: std_logic ; signal llrs_in_upper : llrs_rec;... -
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VHDL - DE0 - QUARTUS II PLL未在modsim中显示输出
嗨，我正在尝试使用相位锁定环来为VGA控制器生成时钟 . 我没有运气，决定制作自己的时钟然后工作正常 . 我让VGA控制器正常工作 . 回到PLL虽然我仍然无法选择PLL来为我提供输出 . 我做了一个小测试模型来模拟它 . LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY PLL4 IS PORT ( clk ... -
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如何在System Verilog中实例化
我试图在System Verilog中实例化一个模块 . 它在Modelsim中编译没有问题 . 当我试图模拟测试平台时，它说 . # Loading work.testbench_serial_reader # ** Error: (vsim-3033) C:/Modeltech_pe_edu_10.4a/examples/Serial_Read.sv(30): Instantiation of... -
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VHDL从文件中读取文本，然后存储和比较它们以创建测试台
我有一个文本文件，表示来自电路的整数格式的adc值，看起来像， 0000 0001 0005 3864 2290 1234 . . . 0002 0004 0006 4532 3457 . . . 前3个整数总是表示 Headers ，随后的256个整数值包含一个块 . 我编写了一个VHDL代码（算法）来分析这个文件，它存储了这个文件的几个特征 . 我还编写了一个测试平台，它读取文件并将一行中的... -
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在VHDL中传递对函数的类型访问时出错
我在VHDL中有一个包含指针（ access ）的记录 . 我需要创建一个函数，接收此记录作为参数，并从其数据写入文件 . 但是使用MODELSIM进行模拟我会收到以下错误： **错误：（vcom-1462）非法声明x_file_format类型的常量“xxx”（类型是或包含访问类型） . 如何将指针作为参数传递给函数？