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    VHDL - 合成结果与行为不同

    我必须用VHDL编写程序,使用牛顿方法计算sqrt . 我写的代码在我看来没问题,但它不起作用 . 行为模拟提供适当的输出值,但后合成(并在硬件上启动)不是 . 程序是作为状态机实现的 . 输入值是一个整数(使用的格式是std_logic_vector),输出是固定点(为了计算目的,输入值乘以64 ^ 2,因此输出值有6个LSB位是小数部分) .我使用函数从vhdlguru blogspot中划分...
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    VHDL有限状态机 - 复位真的有必要吗?

    我还在基于Xilinx Spartan-6的定制电路板上学习VHDL以进行综合 . 我的设计包括很多FSM,我刚刚在之前的一个问题中学到了单个流程实现更好,更容易使用 . 我还了解到信号的初始化值实际上是可合成的 . 所以这里有一个问题:我是否真的需要一个复位信号来使FSM处于空闲状态并使用默认输出, IF 我不需要中断FSM中间流程或者我已经有另一个信号阻止了它?
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    Infinte HDL合成

    当我尝试合成我的代码时,它会陷入无限循环,即它停留在HDL SYNTHESIS . 我没有使用任何循环 . 但问题仍然存在 . 请在这方面提供帮助 ---------------------------------------------------------------------------------- library IEEE; use IEEE.STD_LOGIC_1164.ALL;...
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    合成单个管道阶段

    是否有任何干净/自动的方法来隔离FSM中的单个管道阶段并仅合成该管道阶段?详细说明:我需要在单个流水线阶段(粗略地说,执行阶段)进行一些时序分析 .想知道是否有办法使用Synopsys工具套件来做到这一点 .
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    如何在执行综合时将参数传递给verilog模块?

    我有一个参数化的verilog模块,其位宽可变,具体取决于`define WIDTH中给出的值 . 但是,我希望能够通过使用设计编译器在综合期间传入参数来以某种方式更改WIDTH的值 . 我想知道是否有办法做到这一点? 例如,我希望能够为设计编译器的输入文件编写以下内容: analyze -format sverilog -define WIDTH 10 myverilogfile.v
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    综合全局实例计数

    我找不到任何与此相关的问题,但有可能我不知道该搜索什么 . 使用综合工具时(如果需要特定工具,请说Synplify,但最好是有一个适用于各种工具的标准兼容版本),是否可以跟踪模块的实例数并帮助实现指导合成?我怀疑没有,但我可以看到很多这样的用例 . 让我举一些我的意思的例子 . 在某些情况下,我正在考虑FPGA开发,但我敢打赌它也可以用于ASIC设计 . 假设我在设备上有10个乘法器,并且我有一些...
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    在Quartus中使用非零索引存储器(Verilog)

    我正在为一个基本的16位教育CPU编写一个内存系统,并且遇到了我的模块的Quartus Synthesis问题 . 具体来说,我已经将地址空间分解为几个不同的部分,其中一个(这是一个ROM)没有正确合成 . (注意:我正在合成DE2-115 Altera板,QuartusII 12.1,SystermVerilog代码) 因此,为了使内存映射VRAM(双端口的内存模块允许VGA输出,而CPU写入...
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    使用'constant'和在vhdl中使用数字有什么区别

    作为对Artix-7 FPGA上现有大型设计的改编的一部分,我实现了一个简单的计数机制,类似于“带有'常数'的Archticture”,因此在将来,我可以只改变常量的值而不是过分担心它的使用位置 . 然而,它导致了几次定时故障,我回到正常的方式来增加一个计数器,通过添加1来解决时序故障 . 以下是我尝试在Vivado 2016.4工具中合成的实体和2个体系结构 . 但是Vivado中的Projec...
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    什么是HDL合成中的“网”

    我是电路综合的初学者,我偶然发现了 net 这个词,但我永远无法找到它的标准定义 . 在我看来,它指的是它接收输入并产生输出的任何类型的"black box" . 所以它可以是一个大电路内的子电路,它可以是一个门阵列 . 我的理解是否正确?
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    Xilinx VHDL锁存器警告故障排除

    Xilinx正在推断我编写的VHDL代码的锁存器 . 我查找了可能的原因并发现它通常是由于不完整的if或case语句 . 我已经通过并确保包括其他和其他声明,但我仍然收到警告 . 我相信这也影响了我正在研究的另一个项目,所以我想了解为什么会这样 . library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity state_machine is por...
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    VHDL移位或旋转:连接和内置函数之间的区别(sll,sra,...)

    当您想在VHDL中实现移位/旋转操作时,您可以使用VHDL的串联或内置函数,例如sll,sra,ror . 现在我的问题是:两者(如果有的话)之间有什么区别,在模拟性能方面(如果适用),特别是在综合结果方面? 在我看来,连接可以提供一些优点,因为它只是移动线的问题,而我不知道合成器如何处理内置函数 . 但我并不完全确定,我想了解哪一个是最好的 . 非常感谢你 .

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