Java 学习之路

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是否可以创建包含2个枚举数据类型的枚举数据类型？

假设我有两种枚举数据类型的命令 // CMD global macros `define CMD_1_VAL 32'hFACEFACE `define CMD_2_VAL 16'hBEEF `define C...

verilog system-verilog
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使用Synplify进行综合时ISE实施阶段的问题

我的项目包含MicroBlaze，ISE项目中XPS部分的几个AXI4 Lite / Full总线 . 在ISE中实现一些AXI4从属 . 该项目是完全合成的，并与XST一起使用，但在使用Synplify Pro进行合成时会发生以下错...

vhdl verilog system-verilog hdl synopsys-vcs
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在Vivado 2018的systemverilog测试平台中使用带阵列端口的VHDL实体

我在systemverilog测试平台上有两个实体 . 其中一个提供了几个32位向量，我需要将它们作为向量数组连接到另一个实体 . 我在systemverilog testbench reg [31:0] fifo_D[0:7]; 上...

vhdl simulation system-verilog vivado
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系统verilog中没有类型的输入

我在一个例子中遇到了一个系统verilog代码对 module 的输入和输出的decleration没有说明它们的类型，例如 logic ， wire ... module mat_to_stream ( input [2:0] ...

verilog system-verilog
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QuartusII Synthesis：枚举类型到状态信号（编码）

我正在SystemVerilog中设计一个FSM，用于通过QuartusII（14.1）工具进行综合，以便加入Altera FPGA . 我使用枚举声明使代码更合理： typedef enum logic [7:0] { CMD_IN...

enums verilog system-verilog fsm quartus
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如何在verilog中创建深度为2kb，宽度为32位的数据结构？

如何在verilog或systemverilog中创建深度为2kb，宽度为32位的数据结构

verilog system-verilog
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我无法在reg类型的数组中写入数据 . 它默认写入xxxx

`include "top.v" `include "c_top.v" module fixture; reg [31:0]F[0:100]; reg [31:0]F2[0:50]; reg [31:0]F3[0:50]; reg...

verilog system-verilog
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枚举类型作为输入或输出

在Systemveilog中，有没有办法可以将枚举类型变量传递给其他模块？也就是说，将枚举类型变量定义为输入或输出 . 有没有可用的例子？

enums verilog system-verilog
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声明一组枚举类型

我想做以下事情： typedef enum {a, b, c} my_type_e; typedef enum {receive, transmit} dir_e; class my_class #(type my_type_e);...

system-verilog
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如何在系统verilog中声明它的文件之外的类中使用枚举类型

所以我在bool_struct.sv中有以下代码： typedef enum {false=0, true=1} bool; class my_bool_class; bool my_bool_value; func...

verilog system-verilog enumerated-types

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