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系统verilog中级联数组的位宽
我有多个函数生成1位变量/定义/枚举的连接数组 . 每次发生连接时，我都要确保最终大小为32位宽 . 如果小于或大于32位，则标记错误 . 我已经尝试了$ bits，$ size，但他们似乎想要一个变量并提供变量宽度而不是连接的宽度 . 这打败了目的 . 任何帮助表示赞赏 . 谢谢！ 这就是我的想法： - 例如 . logic [31:0] var_out; function f1(bunch... -
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使用System-Verilog进行串行测试和断言
我有一个verilog模块的串行输出，我想使用system-verilog来测试testbench . 输出被称为'SO'将输出类似8'hC6的东西，给出正确的串行输入'SI'，其值为8'h9A . 是否有一种简单的方法来编码/解码串行IO而无需明确描述每个信号？ 例如： assert property @(posedge clk) $rose(EN) |-> ##[1:3] SI ##1 ...