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如何从系统verilog界面范围内的类扩展？
我正在经历这个，因为我的一些UVC使用这种方法： https://www.doulos.com/knowhow/sysverilog/uvm/easier_uvm_guidelines/parameterized_interface/ 但是我想在界面中扩展类并添加/覆盖更多功能 . 但是当我试图覆盖该类时，编译器找不到该类，因为它在接口中作用域 . 有关如何覆盖类而不是重新实现所有函数的任何建议？...
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