Java 学习之路

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盲/地未使用的测试台端口

我得到了顶级模块，包括在testbench文件中实例化的子模块 . 子模块本身相当自由，因此当我测试顶层模块时，我只需要引入少量信号并跟踪少量输出，但顶层模块有许多其他端口 . 我可以为这些引脚提供一些“默认”/“未定义”信号（和接收器）（不考虑它们的大小，类型）吗？我现在解决了两种方法，要么取出子模块来测试它（好吧，但我想在顶层模块中测试它）或为输入写入适当的“零”输入并为输出引入信号（很多）...

vhdl xilinx vivado
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正式和的实际s必须是变量和类型错误

我正在研究xilinx学生实验室并尝试学习VHDL，但在修复错误方面遇到了一些麻烦 . 我现在主要专注于让附加部分工作 . 我得到的错误如下： [Synth 8-1560]正式总和的实际s必须是变量[“C：/ Nexys 4> Projects / lab4_1_1 / lab4_1_1.srcs / sources_1 / new / add_two_values_procedure.v...

vhdl vivado
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Vivado 2016.3无约束std_logic_vector的无约束记录数组

我正在尝试在Vivado 2016.3中综合一些VHDL 2008代码（2016年的情况相同）我们的想法是能够在记录中拥有无约束的数组，同时拥有这些记录的无约束数组 . 相关代码：（axi_pkg.vhd） -- axi_pkg.vhd -- Author: Bruno Kremel (CERN BE-RF-FB) -- Date: 2016-01-23 -- Description: AXI...

vhdl fpga xilinx vivado
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如何声明一个可变长度的std_logic_vector信号

我在我的程序中声明了一个std_logic_vector输入，比如number：std_logic_vector（7 downto 0） . 我想声明一个std_logic_vector类型的信号，其长度一直在增加，直到我的输入'number'的长度 . 具体来说，我想要一个信号来做到这一点 - for j in num_length downto 0 loop --num_length=num...

vhdl xilinx vivado
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在Vivado 2018的systemverilog测试平台中使用带阵列端口的VHDL实体

我在systemverilog测试平台上有两个实体 . 其中一个提供了几个32位向量，我需要将它们作为向量数组连接到另一个实体 . 我在systemverilog testbench reg [31:0] fifo_D[0:7]; 上创建了一个寄存器，但无论我创建的reg的排列是什么，我都会收到错误，ERROR：[VRFC 10-717]类型为array_t的正式端口array_data与实际类...

vhdl simulation system-verilog vivado
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使用'constant'和在vhdl中使用数字有什么区别

作为对Artix-7 FPGA上现有大型设计的改编的一部分，我实现了一个简单的计数机制，类似于“带有'常数'的Archticture”，因此在将来，我可以只改变常量的值而不是过分担心它的使用位置 . 然而，它导致了几次定时故障，我回到正常的方式来增加一个计数器，通过添加1来解决时序故障 . 以下是我尝试在Vivado 2016.4工具中合成的实体和2个体系结构 . 但是Vivado中的Projec...

vhdl fpga synthesis vivado
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VHDL中使用unsigned进行多次添加

我试图编写一个奇怪的VHDL，它接受4个值，并且根据一个输入的值将使用几种不同的方法创建两个平均值，并输出该特定方法的8个最高有效位 . 我正在使用Xilinx Vivado和XSim . 我在使用整数的早期，不太复杂的修订版中，我的代码运行正常 . 但是，由于项目的要求，我被告知必须使用std_logic_vectors作为输出 . 当我尝试在一次分配中进行多次添加时，我的问题出现了，我不确定这...

vhdl simulation addition vivado
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VHDL - 合成结果与行为不同

我必须用VHDL编写程序，使用牛顿方法计算sqrt . 我写的代码在我看来没问题，但它不起作用 . 行为模拟提供适当的输出值，但后合成（并在硬件上启动）不是 . 程序是作为状态机实现的 . 输入值是一个整数（使用的格式是std_logic_vector），输出是固定点（为了计算目的，输入值乘以64 ^ 2，因此输出值有6个LSB位是小数部分） .我使用函数从vhdlguru blogspot中划分...

vhdl state-machine synthesis vivado zynq
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如何使用verilog闪烁led

我一直试图用vivado在Verilog中眨眼 . 我有一个100MHz的FPGA . 我的代码发布在下面： module Blinky( input clk, input reset, output reg led ); reg [26:0] count; wire state; assign state = count[26]; always@ (posedge clk or pose...

verilog vivado

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