Java 学习之路

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Quartus II支持line.all吗？

我在编译时实现了一些VHDL代码来导出FSM状态编码，可以通过Xilinx ChipScope读回 . 此功能通过Xilinx ISE 14.7，iSim 14.7和Mentor Graphic的QuestaSim 10.2c进行测试 . 我的设计可以与Altera FPGA的替代顶级电路合成，但Quartus II似乎与 return line.all; 有问题 . Quartus II (14...

vhdl xilinx altera quartus
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Xilinx Simulink中信号的正弦值

我正在实现DQPSK调制器和解调器 . 我想在Simulink中计算exp（1j * Phase） . 我怎样才能实现这样的模型？以下是计算阶段的模型部分：在这方面的任何帮助，将受到高度赞赏 . BTW，模型中的ROM3块存储值：0，pi / 2，pi，3 * pi / 2（星座点）感谢阅读，Kiran

matlab verilog fpga simulink xilinx
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使用FreeRTOS的PS-PL GPIO中断

我正在使用ZEDBoard开发CORTEX-A9 FreeRTOS端口 . 我想采取PS-GPIO中断 . 但我在这里面临以下问题...... 当发生中断时，GPIO处理程序调用两次...... 当我在上升沿或下降沿设置中断时，GPIO状态寄存器上的相应位不是...... 这是GPIO配置的代码.. void fpga_gpio_fabric_interrupt_init() { X...

interrupt xilinx gpio freertos zynq
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获得最后512个值的最大资源的方法

我编写了一些VHDL代码，用于存储输入信号的最后512个值，并计算存储值的最大值 . 此代码有效，但使用了FPGA的许多LUT资源 . 代码的目的是计算最后512个样本的最大值，是否有更有效的方法来实现这一目标？（重要的是它计算最后512个值中的最大值而不是从该输入观察到的最大值，后者可以很容易地实现存储单个数字） . 或者在某种程度上，我可以编码VHDL，使合成器将阵列实现为块RAM（BRAM...

arrays algorithm vhdl fpga xilinx
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VHDL包'IEEE.std_logic_arith'是否附带ghdl？

我试图用GHDL模拟Xilinx GTXE2收发器 . 在GTXE2_CHANNEL.vhd中，我收到一个错误，即在'ieee'库中找不到'std_logic_arith' . 首先，这是我的机器设置： Windows 7（专业版，x64，德语） PowerShell 4.0 Python 3.4 Xilinx ISE 14.7（x64，英语） Xilinx Vivado 20...

vhdl simulation xilinx ghdl
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如何使用顺序语句（例如进程）来创建常量值而无需等待？

为了保持一致性和易维护性，我想使用顺序语句制作一些常量，例如：正在进行中 . 我用以下方法定义了一个范围： subtype FIELD is natural range 3 downto 0; 使该值看起来像这样的过程： process is begin reg <= (others => '0'); reg(FIELD) <= (others => '1...

vhdl xilinx xilinx-ise
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Xilinx VHDL锁存器警告故障排除

Xilinx正在推断我编写的VHDL代码的锁存器 . 我查找了可能的原因并发现它通常是由于不完整的if或case语句 . 我已经通过并确保包括其他和其他声明，但我仍然收到警告 . 我相信这也影响了我正在研究的另一个项目，所以我想了解为什么会这样 . library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity state_machine is por...

warnings vhdl xilinx synthesis
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Vivado 2016.3无约束std_logic_vector的无约束记录数组

我正在尝试在Vivado 2016.3中综合一些VHDL 2008代码（2016年的情况相同）我们的想法是能够在记录中拥有无约束的数组，同时拥有这些记录的无约束数组 . 相关代码：（axi_pkg.vhd） -- axi_pkg.vhd -- Author: Bruno Kremel (CERN BE-RF-FB) -- Date: 2016-01-23 -- Description: AXI...

vhdl fpga xilinx vivado
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如何声明一个可变长度的std_logic_vector信号

我在我的程序中声明了一个std_logic_vector输入，比如number：std_logic_vector（7 downto 0） . 我想声明一个std_logic_vector类型的信号，其长度一直在增加，直到我的输入'number'的长度 . 具体来说，我想要一个信号来做到这一点 - for j in num_length downto 0 loop --num_length=num...

vhdl xilinx vivado
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Xilinx VHDL多周期约束

我有一些代码在Xilinx Spartan 6上运行，它目前满足时序要求 . 但是，我想改变它，以便我使用更少的寄存器 . signal response_ipv4_checksum : std_logic_vector(15 downto 0); signal response_ipv4_checksum_1 : std_logic_vector(15 downto 0); sign...

vhdl xilinx
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vhdl：Xilinx代码错误

我们得到这个错误集： Line 23: Mismatch in number of elements assigned in conditional signal assignment Line 23: Expression has 1 elements ; expected 7 使用此代码，第23行是 Q_out <= "1111110" when Q_in = &q...

vhdl xilinx
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2的赞美输入和使用vhdl库进行签名输入

我的输入数据是2的恭维，我设计的输入是带符号的数字，所有的操作都是使用有符号数，我用的是ieee.numeric_std.all，但是当我做''发生错误时'找到'0'的定义operator“”，无法确定“”“的确切重载匹配定义 . 所以我将另一个库改为另一个库ieee.std_logic_arith.all，将add操作作为一个组件，它可以工作 . 当我使用testbench模拟我的代码时，发生错...

vhdl fpga xilinx
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在Xilinx中测试Assert语句时出错

我正在接受这个错误错误：HDLCompiler：1731 - Line ...：找到运算符“=”的'0'定义，无法确定“=”的确切重载匹配定义我的最后2个Assert语句如下所示（PulseOutput和IsCounting） . 它不等于等号，但你如何测试1位信号值？它上面的断言（CountTemp）没有收到任何错误 . 任何的想法？！ signal CountTemp : std_...

vhdl xilinx xilinx-ise
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在xilinx ise模拟器中增加信号的时间轴长度

我正在研究一个项目（VHDL） . 我已经生成了顶级模块的测试平台，其中包含 clk 和 reset 信号 . 当我没有't use reset in the process in the test bench my simulator shows the clock signals all the way up to 1000 ns (desired here) but as soon as I...

vhdl xilinx xilinx-ise
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VHDL微处理器/微控制器

我正在学习在Xilinx（VHDL）上编写代码 . 接下来，我想制作一个简单的微处理器/微控制器，并在此过程中了解切片组件 . 所以我的目标是尝试使用AMD 2901（4位片）对8位微处理器进行编码 . （我已经拥有了2901的代码及其有关输入和输出信号的所有信息 . ）我知道第一步是制作微处理器的架构，所以我最终得到了这样的东西（我知道总线的带宽将与我正在寻找的东西非常不同） . http:...

controller vhdl processor xilinx microprocessors
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与Xilinx Atlys板的外部USB设备接口

我正在尝试通过USB UART端口将Mindwave（http://store.neurosky.com/products/mindwave-1）与我的Altys板连接起来 . 我正在尝试连接的加密狗基本上是一个无线接收器，可以在USB连接上输出串行数据流 . 我正在尝试在FPGA上读取此串行流 . 我看到的问题是，当我尝试使用Chipscope UartRx引脚（A16）时，即使加密狗应该在待机...

usb hardware fpga xilinx
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PC和FPGA之间的文件传输

我是FPGA的新手，这是我第一次尝试在FPGA板和PC之间传输文件 . 我有Digilent Atlys斯巴达6 xc6slx45板 . 我尝试了很多谷歌，但我无法找到任何有 Value 的信息 . 所有信息都包含一些含糊不清的内容 . 我只能找到Vertix 5板的通讯手册 . http://www.fpgadeveloper.com/2008/10/tri-mode-ethernet-mac...

file-transfer fpga xilinx
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VHDL状态机输出不同步

这是一个普遍的FPGA设计问题，我是FPGA设计的新手，刚刚开始了我的第一个大型项目，构建了一些不错的线性代数求解器 . 系统非常大，所以第一次正确使用非常重要 . 在成功模拟之后，我现在正在进行sythensizing，但是我有一个噩梦，我不得不逐个构建和测试它，因为它没有像在模拟中那样表现！我主要遇到输出未同步的状态机问题，例如这是我正在使用的数据加载器： entity TriDiag_Dat...

hardware vhdl fpga xilinx finite-state-machine
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VHDL有限状态机 - 复位真的有必要吗？

我还在基于Xilinx Spartan-6的定制电路板上学习VHDL以进行综合 . 我的设计包括很多FSM，我刚刚在之前的一个问题中学到了单个流程实现更好，更容易使用 . 我还了解到信号的初始化值实际上是可合成的 . 所以这里有一个问题：我是否真的需要一个复位信号来使FSM处于空闲状态并使用默认输出， IF 我不需要中断FSM中间流程或者我已经有另一个信号阻止了它？

vhdl reset xilinx finite-state-machine synthesis
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如何为Xilinx Zynq交叉编译hostapd？

我正在关注this link以交叉编译iw工具 . 我可以编译 libnl, iw, openssl ，并将它们安装在CentOS中 . 对于Open SSL，我使用 ./configure Linux-generic32 --prefix=/usr/arm-xilinx/linux-gnueabi ，因此应该安装到该目录 . 当我尝试编译hostapd时，我遵循了除 make CC=arm-xi...

openssl arm cross-compiling xilinx hostapd
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在测试平台中将std_logic转换为整数？

我试图在ISim的控制台窗口中的特定时间返回CLK信号的值（如下面的代码所示，7.5ns） . 我收到这个错误：错误：HDLCompiler：258 - “已保存项目..”第91行：无法将类型std_logic转换为无符号类型我是've used this conversion ( integer' image（to_integer（unsigned（（generic_signal）））...

vhdl xilinx xilinx-ise
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在Process中将std_logic_vector转换为整数以测试值？

我想要做的很简单，只需从基本计数器生成一个脉冲 . 我的代码如下所示 . 我的问题是，是否有一种比较std_logic_vector和整数的有效方法？我只需要在过程中的那个实例上比较它们 . 另外，您可以对我的代码中显示的4位信号进行aritmetic吗？你需要一个特定的图书馆吗？ signal Top16: std_logic; -- 1 clk spike at 16x baud rate ...

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在Spartan 3中的进程之间移动数据

我有两个进程A和B，每个进程都有自己的时钟输入 . 时钟频率略有不同，因此不同步 . 过程A从IC采样数据，该数据需要传递给过程B，然后过程B需要将该数据写入另一个IC . 我目前的解决方案是在进程A和B之间使用一些简单的握手信号 . 内存在进程A（非块内存）中被声明为分布式RAM（128Bytes作为std_logic_vector（7 downto 0）的数组） . 我正在使用Xilinx的S...

vhdl xilinx
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使用VHDL UCF文件，如何使用内部信息来完成我的VHDL FPGA实现

我是一名新的VHDL用户，编程FPGA来控制RGB LED . 我已经完成了实际的实体和相关架构，并使用Xilinx在测试平台上进行了仿真 . 我现在必须完成顶层 . 如何使用以下信息将包含LED操作的块中的端口转换为实际引脚？ ## LEDS NET RGB_LED<1><0> IOSTANDARD = LVCMOS25; NET RGB_LED&lt...

vhdl xilinx
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如何在Xilinx中定义时钟输入

嘿，我几乎没有Xilinx的经验 . 我有一个数字逻辑课程的小组项目即将到期，我的合作伙伴，本来应该照顾Xilinx模拟决定保释我 . 所以我在这里试着在最后一分钟弄明白 . 我使用几个JK触发器设计了一个同步计数器，我需要为FJKC定义CLK输入 . 我已经制定了正确的原理图，但我无法弄清楚如何定义时钟输入 . 任何帮助表示赞赏，是的，这是作业 . 我在网上找不到任何基本的xilinx文档/教程...

vhdl xilinx digital-logic
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测试平台出错

我是vhdl的初学者 . 我正在尝试编写VHDL代码来描述交通信号灯的行为 . 它有3个信号输出黄色（0），绿色（1）和红色（2） . 最初光是黄色的 . 10ns之后它会变成绿色 . 40ns后，绿色会变成红色，60ns后红色会变回黄色 . 状态机没有任何外部输入，是一个由10ns时钟同步的自由运行机器（总时间周期= 10ns） . 交通信号灯有一个外部复位控制信号，用于将灯重置为黄色 . ...

vhdl fpga xilinx
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盲/地未使用的测试台端口

我得到了顶级模块，包括在testbench文件中实例化的子模块 . 子模块本身相当自由，因此当我测试顶层模块时，我只需要引入少量信号并跟踪少量输出，但顶层模块有许多其他端口 . 我可以为这些引脚提供一些“默认”/“未定义”信号（和接收器）（不考虑它们的大小，类型）吗？我现在解决了两种方法，要么取出子模块来测试它（好吧，但我想在顶层模块中测试它）或为输入写入适当的“零”输入并为输出引入信号（很多）...

vhdl xilinx vivado
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头文件中的Verilog函数声明

当我尝试编译包含一个包含函数声明的头文件的测试平台时，Icarus Verilog（v10.0 stable）中止并出现以下错误： mpeg.vh:133: error: function declarations must be contained within a module. 这个错误非常清楚 . 但是，头文件实际上包含在模块（测试平台）中 . 由于include指令应该只被相应头文件中...

verilog system-verilog xilinx iverilog
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在自动生成的xilinx包装器VHDL文件中找到ODDR2用法

我正在使用TEMAC IP内核生成1gb以太网MAC，并且遇到了一段有趣的代码： -- DDr logic is used for this purpose to ensure that clock routing/timing to the pin is -- balanced as part of the clock tree not_rx_clk_int <= not (rx_c...

vhdl xilinx
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使用C编程调用VHDL实现

我正在考虑编写一个C函数，它基本上将实数的数组/向量作为参数传递给VHDL实现，VHDL代码使用FPGA中的数组进行一些计算，并将结果返回给C函数 . 所以，我的问题 - 如何编写C函数来调用VHDL实现？任何人都可以指导我正确的方向，如教程，API或任何东西？任何帮助将不胜感激 . 谢谢！ :)

c vhdl fpga xilinx xilinx-ise

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