Java 学习之路

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VHDL过程混淆与敏感性列表

我正在通过在线阅读书籍（Free Range VHDL）学习VHDL，并通过Xilinx ISE Webpack 14.7在Nexsys2上输入示例 . 我正在重读自由范围VHDL文本，目前正在讨论流程的章节 . 我对过程是什么以及它是如何工作有深刻的理解，但我实现了一个例子，我不理解结果 . 我使用以下代码实现了8到1 mux . library IEEE; use IEEE.STD_LOGIC...

vhdl xilinx-ise
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使用C编程调用VHDL实现

我正在考虑编写一个C函数，它基本上将实数的数组/向量作为参数传递给VHDL实现，VHDL代码使用FPGA中的数组进行一些计算，并将结果返回给C函数 . 所以，我的问题 - 如何编写C函数来调用VHDL实现？任何人都可以指导我正确的方向，如教程，API或任何东西？任何帮助将不胜感激 . 谢谢！ :)

c vhdl fpga xilinx xilinx-ise
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不可合成的VHDL代码

我正在尝试使用VHDL进程为Spartan-S6系列FPGA制作DNA阅读器模块 . 问题是我的代码无法合成 . 它适用于模拟，但合成它只是卡住 . 我还搜索了不可合成的VHDL流程，但我认为我做得对，它必须很好地合成 . 这是我的流程代码： FSMOutputController:process(state,readDnaCmd) variable clkCounter :unsigne...

vhdl fpga xilinx xilinx-ise
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在Xilinx工具中需要您对以下vhdl代码的帮助

library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity conv_enc is Port ( clk : in STD_LOGIC; rst : in STD_LOGIC; ...

vhdl xilinx xilinx-ise xilinx-edk
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将STD_LOGIC连接到一位STD_LOGIC_VECTOR

我正在使用Xilinx ISE并使用CORE Generator和Architecture Wizard生成内存 . 问题是它创建了一个写使能信号（ wea ）作为STD_LOGIC_VECTOR（0 downto 0）并导致类型不匹配： Line ###：在encnt附近输入错误;当前类型std_logic;期望的类型std_logic_vector 如何将 encnt （std_logic...

casting vhdl xilinx-ise
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在测试平台中将std_logic转换为整数？

我试图在ISim的控制台窗口中的特定时间返回CLK信号的值（如下面的代码所示，7.5ns） . 我收到这个错误：错误：HDLCompiler：258 - “已保存项目..”第91行：无法将类型std_logic转换为无符号类型我是've used this conversion ( integer' image（to_integer（unsigned（（generic_signal）））...

vhdl xilinx xilinx-ise
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在Process中将std_logic_vector转换为整数以测试值？

我想要做的很简单，只需从基本计数器生成一个脉冲 . 我的代码如下所示 . 我的问题是，是否有一种比较std_logic_vector和整数的有效方法？我只需要在过程中的那个实例上比较它们 . 另外，您可以对我的代码中显示的4位信号进行aritmetic吗？你需要一个特定的图书馆吗？ signal Top16: std_logic; -- 1 clk spike at 16x baud rate ...

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如何使用顺序语句（例如进程）来创建常量值而无需等待？

为了保持一致性和易维护性，我想使用顺序语句制作一些常量，例如：正在进行中 . 我用以下方法定义了一个范围： subtype FIELD is natural range 3 downto 0; 使该值看起来像这样的过程： process is begin reg <= (others => '0'); reg(FIELD) <= (others => '1...

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如何在VHDL中初始化std_logic_vector？

我有一个std_logic_vector（4096 downto 0）信号，我想初始化它如下： architecture Behavioral of test is type ram_type is array(4095 downto 0) of std_logic_vector(15 downto 0); signal ram : ram_type; ram(0) :=...

vhdl hdl xilinx-ise
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在Xilinx中测试Assert语句时出错

我正在接受这个错误错误：HDLCompiler：1731 - Line ...：找到运算符“=”的'0'定义，无法确定“=”的确切重载匹配定义我的最后2个Assert语句如下所示（PulseOutput和IsCounting） . 它不等于等号，但你如何测试1位信号值？它上面的断言（CountTemp）没有收到任何错误 . 任何的想法？！ signal CountTemp : std_...

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在xilinx ise模拟器中增加信号的时间轴长度

我正在研究一个项目（VHDL） . 我已经生成了顶级模块的测试平台，其中包含 clk 和 reset 信号 . 当我没有't use reset in the process in the test bench my simulator shows the clock signals all the way up to 1000 ns (desired here) but as soon as I...

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来自8位处理器的verilog代码的状态转换图

我正在尝试从下面的verilog代码制作状态转换图，但有一些困难 . //Execution Unit Control Logic 模块eucl（时钟，op1，op2，op3，数据，操作码，数据输出，p_c，output_pc，en_ram，wram，str，load_ram）; 输入[7：0] p_c; // PC的输入值输入[2：0] op1，op2，op3; //操作数输入[3：0]操...

system-verilog xilinx-ise

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