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枚举类型作为输入或输出

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在Systemveilog中，有没有办法可以将枚举类型变量传递给其他模块？也就是说，将枚举类型变量定义为输入或输出 . 有没有可用的例子？

enums verilog system-verilog

1 回答

  • 2

    是的，您可以这样做，但您需要在公共包中使用 typedef 才能使枚举分配兼容 . 然后，您可以像使用任何数据类型一样在端口中使用枚举 .

    package myCommon;
  typedef enum {ONE,TWO} e_t;
endpackage
module first import myCommon::*; (output e_t p1);
endmodule
module second import myCommon::*; (input e_t p2);
endmodule
module top;
  import myCommon::*;
  e_t e;
  first f(.p1(e));
  second s(.p2(e));
endmodule
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