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在VHDL中无符号

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我有一个VHDL代码 . Modelsim给我错误

“预期长度为32;实际长度为31”

如何编写代码，它是正确的，我不写矢量的长度 . 我希望它像Verilog：Verilog一样

reg [30:0] smth1 = 2735*12;
reg [15:0] smth2 = 12*11;
reg [31:0] smth1_s; 
always (*)
begin 
smth1_s <= smth1+smth2;
end

VHDL：

library ieee; 
    use ieee.std_logic_1164.all; 
    use ieee.std_logic_unsigned.all;
    use ieee.numeric_std.all; 

entity top is 
end entity; 

architecture top of top is  
    signal smth1 : unsigned(30 downto 0) := to_unsigned(2735,16) * to_unsigned(12,15);      --reg [31:0] smth1 = 12'hAAF * 12; 
    signal smth2 : unsigned(15 downto 0) := to_unsigned(12,16) / to_unsigned(11,16);        --reg [15:0] smth2 = 12*11;                 
    signal smth1_s : unsigned(31 downto 0);     

begin                           
        smth1_s <= smth1 + smth2;                               
end architecture;
vhdl unsigned

1 回答

  • 1

    + 的结果长度是两个参数中最长的，因此是30位，分配给31位目标，因此是错误 .

    可以使用调整大小，它适用于有符号或无符号的参数，但是您需要在添加之前调整大小以扩展进位的结果，因为我认为是意图 .

    所以通用和可维护的代码可能是这样的，您可以在其中添加适当的注释来描述调整大小的目的：

    smth1_s <= resize(smth1, smth1_s'length) + resize(smth2, smth1_s'length);

    像今天大多数人一样，一个好的综合工具将优化电路，因此只使用最少数量的全加器，即使看起来由于调整大小而增加了更多位 .

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