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使用Sigasi编辑器在VHDL中使用不完整的灵敏度列表
目前，我尝试开发我的VHDL技能，因此我使用Eclipse的Sigasi插件编写一些VHDL代码 . Sigasi是一个伟大的工具，但有一件事，但困扰我 . 不断地，Sigasi在过程定义中抛出关于不完整敏感性列表的警告，这从我的观点来看是不合理的 . 一个示例是具有相应体系结构的以下实体 . 这是一个环形移位寄存器的描述 library ieee; use ieee.std_logic_116...