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使用VHDL UCF文件，如何使用内部信息来完成我的VHDL FPGA实现

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我是一名新的VHDL用户，编程FPGA来控制RGB LED . 我已经完成了实际的实体和相关架构，并使用Xilinx在测试平台上进行了仿真 . 我现在必须完成顶层 . 如何使用以下信息将包含LED操作的块中的端口转换为实际引脚？

## LEDS
NET RGB_LED<1><0>           IOSTANDARD = LVCMOS25;
NET RGB_LED<1><0>           LOC = AR29;#
NET RGB_LED<1><1>           IOSTANDARD = LVCMOS25;
NET RGB_LED<1><1>           LOC = AR28;#
NET RGB_LED<1><2>           IOSTANDARD = LVCMOS25;
NET RGB_LED<1><2>           LOC = AT14;#
NET RGB_LED<2><0>           IOSTANDARD = LVCMOS25;
NET RGB_LED<2><0>           LOC = AR14;#
NET RGB_LED<2><1>           IOSTANDARD = LVCMOS25;

在顶级实例化的块的输出端口是我在包中包含的自定义类型，如下所示：

type LED_Array_Port is array (0 to 9) of std_logic_vector ( 2 downto 0);

因此，有9个LED，每个LED都有一个R，G和B引脚如何实际获得连接到FPGA引脚的实体的输出端口（已在顶层声明并实例化）？

vhdl xilinx

1 回答

  • 1

    你UCF文件是正确的地方 . 如果您无法获得上面显示的内容，那么我会推荐从您的顶级实体中删除该特殊用户定义的类型 . 我怀疑这些工具不知道该怎么做，并且无法将您的UCF约束与任何顶级实体信号相匹配 . 只需创建顶级类型std_logic或std_logic_vector，看看是否有帮助 .

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