-
32 votesanswersviews
基于Java枚举的状态机（FSM）：传递事件
我在Android应用程序中使用了几个基于枚举的状态机 . 虽然这些工作非常好，但我正在寻找的是如何优雅地接收事件，通常是从已注册的回调或从事件总线消息接收到当前活动状态的建议 . 在有关基于枚举的FSM的许多博客和教程中，大多数都提供了使用数据（例如解析器）的状态机的示例，而不是展示如何从事件驱动这些FSM . 我正在使用的典型状态机具有以下形式： private State mState; ... -
0 votesanswersviews
坚持国家机器设计
我正在为我正在制作的游戏设计一个成就系统，并且为了能够实现更复杂的成就，我正在实现一个可以被成就使用的自定义的基于状态的系统 . 目前，处理成就的方式是在我的游戏代码中，我发布了名为“指标”来说明游戏中发生了什么 . 因此，例如，“敌人杀死”是我用来表示敌人死于更新的一个 . 因此，状态机的工作方式是每个状态都有一个转换列表，这些转换只是状态所关注的特定指标 . 如果该度量标准已过帐，则状态将转换... -
0 votesanswersviews
我试图用汇编语言编写有限状态机，但我被卡住了
有许多有限状态机问的问题，但都与我的问题无关 . 我需要5种方法 S0 S1 S2 S3 and read the input 我们开始吧 S0 我们要打印状态→0和输出0→ 读输入首先是ebx，第二个是eax . If (ebx ==0&&eax==0) Call S0 .elseif (ebx==1)&&(eax==1) Cal... -
0 votesanswersviews
合成单个管道阶段
是否有任何干净/自动的方法来隔离FSM中的单个管道阶段并仅合成该管道阶段？详细说明：我需要在单个流水线阶段（粗略地说，执行阶段）进行一些时序分析 .想知道是否有办法使用Synopsys工具套件来做到这一点 . -
0 votesanswersviews
VHDL状态机问题 - 重复状态
我们正在为最终项目构建处理器 . 控制单元是一个状态机，但它似乎陷入状态的时间超过它应该的状态，因此它重复指令 . 我们正在使用Vivado 2015.4和Nexys4主板 . 因此，通过一行指令将值存储到加载到指令存储器中的7段中，状态变为： Fetch => Fetch => Fetch => L_S_D (Load/Store Decode) => L_S_E (Lo... -
-1 votesanswersviews
解析器状态机：状态内状态/返回先前状态[暂停]
我目前正在尝试构建一个相当原始的解析器，它强烈地面向本文评论中的代码：What is the best way to write a syntax tokenizer/parser in C? . 这个示例代码已经非常有用了 . 现在我遇到了一个问题：我有一个在字符串标记内的状态 . 解析字符串意味着令牌由多个单词组成，因此带有引号 . 示例：“Hello to”the world - >... -
3 votesanswersviews
简单的状态机问题
我有一个非常简单的FSM，它应该驱动一些外部RAM的输出信号 . 我遇到的问题是处理数据总线，可以输入和输出...我不太确定如何在我的FSM中处理最佳情况 . 问题来自以下行： v.sram_data <= io_sram_data; 显然，左手侧是变量，而右手侧是信号 . 有一种“好的”方法如何处理FSM中的inout信号就像我拥有的那样？ entity sram_fsm is ... -
0 votesanswersviews
VHDL状态机输出不同步
这是一个普遍的FPGA设计问题，我是FPGA设计的新手，刚刚开始了我的第一个大型项目，构建了一些不错的线性代数求解器 . 系统非常大，所以第一次正确使用非常重要 . 在成功模拟之后，我现在正在进行sythensizing，但是我有一个噩梦，我不得不逐个构建和测试它，因为它没有像在模拟中那样表现！我主要遇到输出未同步的状态机问题，例如这是我正在使用的数据加载器： entity TriDiag_Dat... -
1 votesanswersviews
有限状态机（VHDL）反馈中的无意锁存器
该项目是关于在FPGA板“spartan 6 lx9”上向MicroBlaze项目添加用户自定义外设核心 . 使用ISE Design Suite 14.6和EDK . 我的问题是在编写VHDL代码方面经验不足 . 我仍然在信号上获得1位无意的锁存：“data_bits”和“latest_value”从<0>直到<15>，即使我已经使用推荐的编码方式进行信号分配 . 我已经... -
1 votesanswersviews
VHDL有限状态机 - 复位真的有必要吗？
我还在基于Xilinx Spartan-6的定制电路板上学习VHDL以进行综合 . 我的设计包括很多FSM，我刚刚在之前的一个问题中学到了单个流程实现更好，更容易使用 . 我还了解到信号的初始化值实际上是可合成的 . 所以这里有一个问题：我是否真的需要一个复位信号来使FSM处于空闲状态并使用默认输出， IF 我不需要中断FSM中间流程或者我已经有另一个信号阻止了它？ -
2 votesanswersviews
有限状态机VHDL复位
我是VHDL的新手，我对FSM的实现有疑问 . 我想要图片中显示的行为（我用AHDL实现了相同的FSM） . 当我在VHDL中实现它时，我有一个不同的复位行为：如果它检测到reset = 1并且同时存在上升沿，则FSM不会继续，但它会继续将PS置于S0 . 我知道问题是如果...... elsif（它检测到第一个条件是正确的，并且我没想进入第二个条件） . 我已经尝试了许多不同的方法，但仍然没有工...