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VHDL从文件中读取文本,然后存储和比较它们以创建测试台
我有一个文本文件,表示来自电路的整数格式的adc值,看起来像, 0000 0001 0005 3864 2290 1234 . . . 0002 0004 0006 4532 3457 . . . 前3个整数总是表示 Headers ,随后的256个整数值包含一个块 . 我编写了一个VHDL代码(算法)来分析这个文件,它存储了这个文件的几个特征 . 我还编写了一个测试平台,它读取文件并将一行中的... -
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VHDL系统verilog测试平台中的无约束记录
要测试的设计是用VHDL编写的,并使用这样的无约束记录作为其端口: type forward_stream is record data : std_ulogic_vector; -- further members ... end record; 现在应该从systemverilog测试平台驱动这些端口 . 有没有办法使用vhdl记录类型的测试平台信号?如果是这... -
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哪个SystemVerilog构造对应VHDL字符串?
我正在尝试创建一个可以连接到VHDL字符串的SystemVerilog模块 . 但是,我在SystemVerilog中找不到相应的类型 . 使用类型“string”会导致Questa中的精化错误 . VHDL代码: library IEEE; use IEEE.std_logic_1164.all; entity tb_serdes_support is end entity; arc...