-
0 votesanswersviews
VHDL从文件中读取文本，然后存储和比较它们以创建测试台
我有一个文本文件，表示来自电路的整数格式的adc值，看起来像， 0000 0001 0005 3864 2290 1234 . . . 0002 0004 0006 4532 3457 . . . 前3个整数总是表示 Headers ，随后的256个整数值包含一个块 . 我编写了一个VHDL代码（算法）来分析这个文件，它存储了这个文件的几个特征 . 我还编写了一个测试平台，它读取文件并将一行中的... -
0 votesanswersviews
使用来自大型单行文本文件的整数来进行测试
我有一个包含大量整数的文件，它看起来像： 123 254 360 700 800 900 1000 354 778 897 663 554 888 776 654 655 231 900 777 666 667 776 887 991 555 888 778 666 111 2232 444 545 667 ... 我编写了一个VHDL代码（算法）来分析这个文件，它存储了这个文件的几个特征 . ... -
0 votesanswersviews
在程序启动VHDL时在进程中初始化信号
我有一个输入信号（Data），它是std_logic_vector（511 downto 0） . 我将前256位分配给信号ch1_sample_block，将第二256位分配给信号ch2_sample_block . 我在我的架构体中使用并发赋值，这样无论Data在启动时有什么 Value ，这两个子信号也都有这个值 . 之后我创建了一个进程vector_assignment，它将每个子信号中的... -
0 votesanswersviews
如何为VHDL仿真输入所需的输入（强制命令）
以下是使用D触发器的计数器的VHDL代码 . 这里我们假设触发器是正边沿触发的 . 在架构内部，我将Q（当前状态）和D声明为4位逻辑向量 . 我分配了所有输出（Z0到Z7）和D信号值，以分别匹配由计数器和触发器的最小输入公式确定的逻辑表达式 . 在代码结束时，调用一个进程来模拟clear（ClrN）和clock（CLK）的行为 My Question: 代码工作正常但我遇到了 Simulation... -
0 votesanswersviews
VHDL测试平台不改变输出ALU 32位
你看，我已经完成了用modelim在vhdl上描述一个ALU，但是测试平台似乎没有更新解决方案，当我看到模拟电路32位响应总是说 "UUUUUUUUUUUUUUUUUUUUUUUUUUUUUUUU" 我不知道我写错了什么testbench还有编译器关于电路响应的警告 **警告：（vsim-8683）未初始化的端口/ alu_tb / ALU_test / res（32 dow...