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VHDL内部信号改变输出 - 不工作？
我有这个 PC 模块，非常简单（最后的代码） . 我首先生成一些输入信号 port_int ，并在过程结束时说 pc_out <= port_int . 我的目标是根据输入信号增加或增加或减少PC . 在模拟中，内部 port_int 信号工作正常，但 pc_out 没有 . 为什么会这样？看一下模拟： 看看 port_int 应该如何变化，而 pc_out 是迟到的 . 在模拟的后期， ... -
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vhdl包信号modelsim wlf
我正在使用Modelsim命令行模拟并生成所有信号的WLF . 语言是VHDL . 问题是，我在VHDL包中定义了很多信号，但在模拟结束后WLF中没有这些信号 . 是否有任何命令或modelsim.ini被修改以将包信号转储到WLF？ -
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vhdl中index（9）和index（9 downto 9）之间有什么区别？
logic index : unsigned(9 downto 0) ; type fft_data is array (3 downto 0) of unsigned(16 downto 0); signal tmp,signal fmax_data :fft_data; tmp = fmax_data(to_integer(index(9))); 上面的部分代码给出了以下编译错... -
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VHDL计数器返回'X'，未知值
我正在尝试创建一个带有实例化组件的4位计数器，如下所示 . 当我模拟时，输出在0和X之间切换（未知信号） . 我不确定有什么问题 . 模拟，电路图和代码如下所示 . 4位模数计数器 位片 library ieee; use ieee.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use ieee.numeric_...